ACS Nano:AlOx掺杂在单层MoS2中实现高电流密度

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低维 昂维    2021-01-21    1226

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  研究背景

  现代电子器件的成功依赖于常规的Si晶体管缩放,使得计算机技术在过去的五十多年中不断取得进步。最近的场效应晶体管(FET)已采用自上而下的制造方法来实现超薄硅“鳍”(即FinFET),以改善对漏电流和性能的控制。但是,这些方法的局限性在于工艺差异和约4 nm以下超薄层中硅迁移率的下降。因此,低于1 nm的单层2D半导体的出现可以扩展晶体管的缩放比例,代表了半导体的最终极限。然而,2D半导体的原子厚度引发了对其掺杂能力的质疑,因此影响其在集成电路中的最终性能。虽然可以用取代杂质掺杂硅等块材材料,但在这种三原子厚的材料中可能会大大降低迁移率。此外,由于电路延迟与CV/Ion成正比,可以根据迁移率和最大驱动电流Ion来判断性能。为了满足低功耗晶体管的国际器件与系统路线图(IRDS),导通电流必须超过Ion>480 μA/μm,而截止电流必须保持Ioff<0。1 nA/μm,理想的情况是在低电压摆幅内以实现低功耗工作。

  成果介绍

  有鉴于此,近日,美国斯坦福大学Eric Pop等研究表明,低温(<200 ℃)亚化学计量的AlOx为单层MoS2提供了稳定的n掺杂层,并且可以与电路集成兼容。这种方法在通过化学气相沉积法生长的单层MoS2晶体管中,实现了> 2×1013 cm-2的载流子密度,低至~7 kΩ/□的薄层电阻以及~480 Ω·μm的良好接触电阻。此外,还沿着这种三原子厚的半导体达到了近700 μA/μm(>110 MA/cm2)的创记录电流密度,同时保持晶体管的开/关电流比>106。最大电流最终会受到自发热(SH)的限制,并且当器件具有更好的散热能力时,可能超过1 mA/μm。这种掺杂的MoS2器件具有0。1 nA/μm的截止电流,可达到国际技术路线图所要求的几种低功率晶体管的指标。文章以“High Current Density in Monolayer MoS2 Doped by AlOx”为题发表在著名期刊ACS Nano上。

  图文导读

图片.png  图1。 AlOx掺杂的MoS2 FET。(a)FET的示意图。(b)用于提取接触电阻和薄层电阻的转移长度方法(TLM)结构的AFM图像。(c)AlOx沉积和N2退火前后,MoS2的PL测量。(d)AlOx沉积前后,MoS2的拉曼光谱。

  图1a给出了晶体管的示意图,由直接在高掺杂(p++)Si/SiO2(tox=30 nm)上CVD生长的单层MoS2制成。在这项工作中,未封盖(和未掺杂)的单层MoS2的场效应迁移率为35至40 cm2 V-1 s-1。要掺杂这些,首先使用电子束蒸发来沉积1 nm的薄Al种子层,在暴露于空气后立即氧化,形成亚化学计量的AlOx,然后通过ALD沉积15 nm的AlOx。图1b显示了在转移长度方法(TLM)结构中多个此类MoS2器件的AFM图像,沟道长度L=180至980 nm。为了获得良好的接触电阻(RC),这些TLM结构必须包括从“短”(由接触决定)到“长”(由沟道电阻决定)的沟道长度。仅从长沟道器件外推RC可能会导致很大的不确定性,甚至从TLM提取中会产生负接触电阻。AlOx封端前后的相应PL和拉曼光谱分别如图1c和d所示。AlOx沉积后,PL强度下降,并且峰位置略有红移。此外,对于拉曼光谱,AlOx沉积引起E'模式的红移和不对称,与高掺杂的Fano效应相一致,而A1'模式的红移和峰展宽也与MoS2掺杂相关。

图片.png  图2。 MoS2 FET中的陷阱和掺杂。(a&b)在AlOx沉积前后以及200 ℃ N2退火40 min之后,MoS2 FET的线性和对数刻度转移特性。(c)AlOx/MoS2界面陷阱和掺杂状态的能带示意图。

  在给出电学数据之前,注意到用金属氧化物掺杂2D材料可能是由至少两个不同的过程造成的。在第一个过程中,电荷是由半导体/氧化物界面或界面附近氧化物(例如边界陷阱)中的陷阱态引起的(通常称为Dit)。这些陷阱在能量上位于2D半导体的带隙之内,并最终导致迁移率或SS降低。掺杂2D材料的另一种方法是通过电子或空穴的转移,使其不与2D半导体的带隙重叠,这类似于高电子迁移率晶体管(HEMT)中的调制掺杂。Si晶体管高k电介质中的偶极子也产生了类似的影响,其中偶极子会影响沟道中的移动载流子密度。在这种情况下,感应的电荷载流子最终会进入用于n型(p型)掺杂的导带(价带),并且不会降低2D晶体管的SS或迁移率。此类技术在半导体工业中通常用于利用固定电荷或偶极子来调控Si晶体管中的阈值电压(VT)。

  图2a和b分别显示了在AlOx沉积前,掺杂AlOx后以及200 ℃下在N2中退火40 min后,3 μm长MoS2沟道的线性和对数漏极电流与栅极电压的关系。在ALD沉积AlOx之后,载流子和电流密度立即增加,但是SS和跨导(gm)降低,表明沉积的AlOx导致载流子俘获。感应陷阱密度高,根据SS的变化估计ΔDit~5×1013 cm-2 eV-1。但是,在N2中退火后,SS、迁移率和gm恢复到未掺杂沟道中测得的值,负VT偏移对应于~8。6×1012 cm-2电子掺杂,在最高VGS下,电流增加>50%。掺杂和退火后,该长沟道的薄层电阻是单层MoS2迄今为止报道的最低值,室温下Rsh≈7 kΩ/□。

  在图2a和b中观察到的俘获和掺杂状态与AlOx缺陷及其在AlOx/MoS2界面或附近的能量分布有关。图2c给出了掺杂效应的能带图,显示了先前使用DFT建模的AlOx中的三个缺陷状态,源自亚化学计量AlOx中的氧空位。这些缺陷状态各自的电荷和能级取决于电子的占据。具有较高电子占据的缺陷具有较低的能级且不带电荷(D0),而除去电子则会提高缺陷能级并留下正电荷。DFT已表明,去除或添加电子引起的缺陷能级变化是由于周围原子在金属氧化物中的重新分布而发生的,改变了添加或去除电子所需的能量。能级在MoS2带隙内并且具有可用的电子态(D1+)的浅缺陷会导致MoS2沟道电子的俘获,从而降低其迁移率,因为局部电子在缺陷之间“跳跃”。如果缺陷提供电子并停留在高于MoS2导带的能级上(D2+),则MoS2电子不会被俘获。这些较高能量的缺陷态会提供电子,使其带正电,从而在MoS2沟道中产生负(移动)电荷。具有这些带电D2+态的长程库仑散射可能会限制沟道迁移率,就像HEMT一样,但这在这里没有观察到。这表明这种长程库仑散射要么通过AlOx屏蔽,要么MoS2迁移率受到样品中本征缺陷和声子的强烈限制。

图片.png  图3。 MoS2 FET陷阱和掺杂状态下的电学特性。(a&b)有效迁移率(μeff)和接触电阻(RC)与电子浓度的关系。(c&d)380 nm长AlOx掺杂的MoS2器件的输出和对数刻度转移特性。

  为了获得掺杂的MoS2的接触电阻,使用图1b所示的TLM结构,并测量了电阻与长度的关系。图3a显示了在N2退火前后,薄层电阻的有效迁移率(μeff)。迁移率从退火前的12。8 cm2 V-1 s-1(由于较大的Dit)增加到退火后的33。5 cm2 V-1 s-1,类似于未掺杂的单层MoS2。在n≈2×1013 cm-2处,平均薄层电阻Rsh=9。0±0。5 kΩ/□,而在图2a掺杂的长沟道器件中,平均薄层电阻Rsh=9。0±0。5 kΩ/□。这些是迄今为止室温下在单层MoS2中观察到的最低薄层电阻,可与在220 K下使用超离子导体(LaF3)栅控获得的薄层电阻相媲美。图3b给出了接触电阻与n的关系,在掺杂AlOx之后,单层MoS2的Au接触电阻低至RC≈480 Ω·μm。这也是所有CVD生长的单层半导体中的最低接触电阻,也是所有2D半导体中最低值之一,低RC归因于载流子浓度增加导致Au和MoS2之间的肖特基势垒宽度减小。

  单层MoS2中的低RC和Rsh使得能够在VDS=5 V下的380 nm长沟道中达到最大电流Ion≈690 μA/μm(图3c),从而实现了创纪录的电流密度Jon>110 MA/cm2。该电流密度是2D半导体中迄今为止记录的最高值,比普通金属的典型电迁移电流密度高大约5倍,并且仅被石墨烯(2D半金属)和接近1 GA/cm2的碳纳米管超越。严格来说,该器件在VDS=1V时达到ID≈300 μA/μm,并且在VDS=2 V时满足IRDS低功耗规范(>480 μA/μm)。为了在≤1V时达到此要求,将需要将迁移率提高2倍,或者将迁移率和载流子密度综合提高,同时还要降低接触电阻。此外,图3c中器件的L=380 nm,而IRDS规范则是针对10-20 nm沟道长度的FET。图3d显示了同一晶体管的转移特性,表明了稳定的掺杂,在空气中放置60天后仅发生轻微衰减,并且迟滞可忽略不计。该器件可以关断至0。1 nA/μm,并且在VDS=1 V时表现出Ion/Ioff≈2。5×106,尽管高掺杂穿越了其他掺杂的2D材料晶体管,而高导通电流仅在低开/关比的情况下才能实现。在保持SS和足够Ion/Ioff的同时达到高导通电流密度是衡量2D材料实用掺杂技术基准的关键性能指标。

图片.png  图4。 AlOx掺杂的MoS2 FET中的高电流密度和自发热。

  尽管在三原子厚的半导体中达到了创纪录的电流密度,但考虑到高速电路需要高电流(每晶体管宽度),重要的是什么限制了最大电流,以及是否可以进一步改善。晶体管的最大电流密度受迁移率或饱和速度、载流子密度、接触电阻和工作期间自发热(SH)的限制。较高的迁移率会自发导致较高的电流密度,但是较高的载流子密度可以补偿较低迁移率的半导体。较短的沟道晶体管还可以达到较高的工作电流,低至受接触电阻和注入速度限制的沟道长度。但是,通过给定的一组材料和接触参数,研究发现自发热最终会限制器件中实现的最大电流。

  为了理解这一点,在图4中将测量值与仿真进行比较,包括速度饱和、接触电阻和自发热效应。在图4a中,利用仿真在高漏极偏置VDS>2 V时捕获了线性度偏差。由于MoS2/SiO2界面和SiO2衬底的高电流密度和相对较高的热阻,这些器件在测量期间会明显发热。因此,随着输入功率增加,温度升高ΔT会降低电子迁移率和饱和速度。估计在此处探测到的最高偏置下,ΔT~400 K沟道温度升高,而热流受到MoS2和SiO2之间相对较低的热边界电导(TBC~15 MW m-2 K-1)的限制。还在图4b中将测量结果与仿真进行比较。包括自发热在内的仿真再现了实验数据,而没有自发热的仿真则预测了更高的电流。跨导随着栅极电压增加而减小,这种行为归因于接触电阻或由于在较高横向电场下表面散射增加而引起的迁移率降低。在较高VDS(即较高输入功率)时,gm的降低也更加明显,这表明自发热效应限制了高电场下的MoS2晶体管性能。因此,未来的工作必须考虑改善2D晶体管的散热或以比典型热时间常数快的瞬态来操作它们。

图片.png  图5。 对各种2D半导体FET进行基准测试。(a)单层MoS2的最大电流密度(Jon=Ion/tch)与Ion/Ioff的关系。(b)与其他掺杂的2D-FETs相比,AlOx掺杂MoS2的最大Ion与Ion/Ioff的关系。(c)在VDS=1 V时,单层MoS2晶体管Ion与沟道长度(L)的关系。

  图5a将本文的结果与2D半导体中的大电流(从单层到~14 nm厚)和各种掺杂研究的其他报道进行了比较。尽管许多2D晶体管显示出良好的开/关比,但缺乏电流密度来与高性能Si技术竞争。通过在原子薄单层MoS2中实现高电流驱动,在保持良好静电控制的同时,超过了Si纳米线的电流密度,从而突出了2D半导体的大电流密度和出色的静电控制。这些是迄今为止报道的具有最佳电流密度的单层半导体晶体管,在Ion和Ioff方面均接近IRDS的低功耗要求。此外,在图5b中与其他2D材料的掺杂研究进行了比较。大多数掺杂方法可在2D半导体中感应大电流,但这通常是通过牺牲Ion/Ioff来实现的,低Ion/Ioff的掺杂方法可能会引入大量的中间带隙陷阱。最后,在图5c中,比较了单层MoS2的Ion与晶体管沟道长度的关系。显然,微米级器件受到其迁移率的限制,但短沟道受到其接触的强烈限制。因此,希望通过进一步降低接触电阻以及等效氧化物厚度(EOT)来降低VGS,从而最大程度地改善短沟道MoS2晶体管。

  总结与展望

  本文证明了亚化学计量的AlOx对单层CVD生长的MoS2的掺杂效应。通过激活掺杂剂并降低陷阱密度,在5 V时达到了近700 μA/μm的创记录晶体管电流值(在1 V时~300 μA/μm),主要受大电流密度导致的自发热限制。AlOx实现的掺杂稳定,并且在不降低迁移率或亚阈值摆幅的情况下,单层MoS2还具有出色的薄层电阻(低至7 kΩ/□)和接触电阻(低至480 Ω·μm)。相反,以前的2D材料掺杂方法通常会引起大密度的界面陷阱,从而限制了导通态和截止态电流。这些界面陷阱也会导致载流子密度的高估和迁移率的低估。未来的工作应集中在接触附近的选择性掺杂、阈值电压控制的沟道掺杂、启用CMOS的p型掺杂以及降低栅极氧化层厚度,以期用于具有较低栅极电压的高性能晶体管和2D电路。

  文献信息

  High Current Density in Monolayer MoS2 Doped by AlOx

  (ACS Nano, 2020, DOI:10。1021/acsnano。0c09078)

  文献链接:https://pubs。acs。org/doi/10。1021/acsnano。0c09078

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