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输出信号偏移量任意可调的波形信号发生器

  • 专利申请号:Ac869696921634.7
  • 专利类型:发明专利
  • 来 源:高校
  • 所 在 地:广西壮族自治区南宁市
  • 行 业:制造业-仪器仪表制造业-通用仪器仪表制造
  • 价格:           
  • 技术成熟度:正在研发
  • 最近更新:8686-61-91 95:62:38
  • 应用领域:电子信息

项目简介

本发明涉及一种输出信号偏移量任意可调的波形信号发生器,包括:频率控制字、相位累加器、地址累加器、波形查找表、除法器、加法器、数据取反器、D/A转换器、低通滤波器。在现有技术基础上,根据波形信号特点来改变波形查找表的存储方式,节约存贮空间;调整除法器的除法系数改变输出波形信号数据的大小;在除法器与数据取反器之间增加一个加法器,通过改变加法器的加法系数,调节波形信号垂直方向偏移量,将波形信号输送到数据取反器,再经过D/A转换器、低通滤波器最终输出波形信号。采用本发明可灵活调节输出波形信号的频率、幅度和偏移量,以满足用户对波形信号的需求。
交易安全保障
1、确保每个项目方信息真实有效;
2、提供全程贴身服务,专业客服人员全程跟进对接环节;
3、提供专业的技术交易咨询服务,协助完成在线签约交易;
4、提供资金担保服务,确保买方资金安全;
5、提供交易订单存证数据,协助处理技术交易纠纷。

问答

  • 故障放电脉冲在电机中的传播特性

    洪燕琼发布了该问题

    为了有效测量电机中的故障放电信号.必须了解信号在电机中的传播特性。电机的定子绕组是一个具有分布参数的元件,在结构上有自己的特点。发电机绕组深嵌在定子铁心的槽中,且大容量电机多采用单匝结构,对于不在同一槽中的各线圈及各匝来讲,它们之间的电磁耦合都比较弱,若略去匝间电容的影响,则可以用传输线理论来分析脉冲在绕组中的传播过程,即认为电机绕组具有一定的波阻抗,绕组中的放电脉冲以一定的速度沿绕组传播。一个简化了的定子绕组的等效模型,这个传输线具有串联电感和对地并联电容。局部放电脉冲沿绕组的传播就像行波在传输线上的传播一样,高频会被严重地衰减,绕组的行为像一个低通滤波器,截止频率的高低取决于线圈的长度,在端子上可以探测到较慢的电流脉冲,传播所需的时间取决于放电点到端子的距离,但一些高频成分也可能通过绕组间的电容或互感耦合到端部。对一台500MW汽轮发电机定子绕组进行故障放电模拟实验时测得的实际波形。实验采用一个上升时间为5ns的脉冲信号发生器,通过一个耦合电容给绕组线圈注入一个模拟的放电脉冲,并采用一个带宽为540MHz的示波器来观察波形。上部的波形为注入点的脉冲波形,下部的波形为在距离注入点一个线圈距离处所测得的波形。可以看出,脉冲显著地展宽。因此,绕组的低通作用是很明显的。目前,对局部放电信号在电机定子绕组中的传播只有定性的认识,有待作进一步的理论探索和实验研究。

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  • 外界对变频器的干扰

    冯正义发布了该问题

    变频器作为一种高效节能的电机调速装置,因其较高的性能价格比,在工厂得到了越来越广泛的应用。众所周知,变频器是由整流电路、滤波电路、逆变电路组成。其中整流电路和逆变电路中均使用了半导体开关元件,在控制上则采用的是PWM控制方式,这就决定了变频器的输入、输出电压和电流除了基波之外,还含有许多的高次谐波成分。这些高次谐波成分将会引起电网电压波形的畸变,产生无线电干扰电波,它们对周边的设备、包括变频器的驱动对象--电动机带来不良的影响。同时由于变频器的使用,电网电源电压中会产生高次谐波的成分,电网电源内有晶闸管整流设备工作时,会引导电源波形产生畸形。另外,由于遭受雷击或电源变压器的开闭,电功率用电器的开闭等,产生的浪涌电压,也将使电源波形畸变,这种波形畸变的电网电源给变频器供电时,又将对变频器产生不良影响。文章对于上述现象进行了分析并提出了降低这些不良影响的措施。外界对变频器的干扰供电电源对变频器的干扰主要有过压、欠压、瞬时掉电;浪涌、跌落;尖峰电压脉冲;射频干扰。变频器的供电电源受到来自被污染的交流电网的谐波干扰后若不加处理,电网噪声就会通过电网的电源电路干扰变频器。变频器的输入电路侧,是将交流电压变成直流电压。这就是常称为"电网污染"的整流电路。由于这个直流电压是在被滤波电容平滑之后输出给后续电路的,电源供给变频器的实际上是滤波电容的充电电流,这就使输入电压波形产生畸变。

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  • 全桥整流出的波形有问题还是我测的方式不对?应该是个馒头波形,全波的,可是Multisim测出的波形确不是,请帮忙看看!

    林雪汝发布了该问题

    要选择以管理员身份运行程序

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  • module jishuqi(clk_1khz,reset,pause,MH,ML,SH,SL,MSH,MSL);//计数模块input clk_1khz,reset,pause;output reg [3:0]MH;output reg [3:0]ML;output reg [3:0]SL;output reg [3:0]SH;output reg [3:0]MSL;output reg [3:0]MSH;reg clk_100hz_r;reg [2:0]cnt_clk;reg cnt_ms;//MSÏòS½øλreg cnt_s;//SÏòM½øλalways@(posedge clk_1khz or negedge reset) begin   IF(!reset)     begin      cnt_clk<=1'b0;      clk_100hz_r<=1'b0;     end   else     begin       if(cnt_clk<=3'd5)         begin           cnt_clk<=1'b0;           clk_100hz_r<=~clk_100hz_r;         end       else           cnt_clk<=cnt_clk+1'b1;     end endalways@(posedge clk_100hz_r or negedge reset)  begin    if(!reset)      begin       MSL<=4'd0;       MSH<=4'd0;       cnt_ms<=1'b0;      end    else      begin       if(!pause)        begin          if(MSL==9)           begin              MSL<=4'd0;              if(MSH==9)              begin                MSH<=4'd0;                cnt_ms<=1'b1;              end             else              begin                MSH<=MSH+1'b1;                cnt_ms<=1'b0;              end            end          else                             begin                                    MSL<=MSL+1'b1;                                    cnt_ms<=1'b0;                             end        end      end        endalways@(posedge cnt_ms or negedge reset)  begin    if(!reset)      begin        SL<=4'd0;        SH<=4'd0;        cnt_s<=1'b0;      end    else      begin        if(!pause)          begin           if(SL==9)             begin                SL<=4'd0;               if(SH==5)                begin                  cnt_s<=1'b1;                  SH<=4'd0;                end               else                begin                  cnt_s<=1'b0;                  SH<=SH+1'b1;                                     end             end           else             begin                SL<=SL+1'b1;                cnt_s<=1'b0;             end          end      end  endalways@(posedge cnt_s or negedge reset)  begin    if(!reset)      begin        ML<=4'd0;        MH<=4'd0;      end    else      begin        if(!pause)          begin            if(ML==9)              begin                ML<=4'd0;                if(MH==5)                 begin                   MH<=4'd0;                 end                else                  MH<=MH+1'b1;              end            else               begin                                                  ML<=ML+1'b1;                                             end          end      end  endendmodule...........................................................................................................................................................................................module segscan(clk_1khz,reset,MSL,MSH,SL,SH,ML,MH,sel,data,dp);input clk_1khz,reset;input [3:0]MSL;//??????input [3:0]MSH;//??????input [3:0]SL;//???input [3:0]SH;//???input [3:0]ML;//???input [3:0]MH;//???output reg [3:0]data;//?????????????output reg [5:0]sel;//????output reg dp;reg [2:0]cnt;reg [3:0]MSL_reg;reg [3:0]MSL_r;reg [3:0]MSH_reg;reg [3:0]MSH_r;reg [3:0]SL_reg;reg [3:0]SL_r;reg [3:0]SH_reg;reg [3:0]SH_r;reg [3:0]ML_reg;reg [3:0]ML_r;reg [3:0]MH_reg;reg [3:0]MH_r;always@(posedge clk_1khz or negedge reset) begin   if(!reset)     begin       MSL_r<=4'd0;       MSH_r<=4'd0;       SL_r<=4'd0;       SH_r<=4'd0;       ML_r<=4'd0;       MH_r<=4'd0;         end   else    begin       MSL_r<=MSL;       MSH_r<=MSH;       SL_r<=SL;       SH_r<=SH;       ML_r<=ML;       MH_r<=MH;       MSL_reg<=MSL_r;       MSH_reg<=MSH_r;       SL_reg<=SL_r;       SH_reg<=SH_r;       ML_reg<=ML_r;       MH_reg<=MH_r;    end endalways@(posedge clk_1khz or negedge reset) begin  if(!reset)           cnt<=4'd0;   else                cnt<=cnt+1'b1; endalways@(posedge clk_1khz) begin           case(cnt)                  3'b000:sel<=6'b111111;                  3'b001:sel<=6'b011111;                  3'b010:sel<=6'b101111;                  3'b011:sel<=6'b110111;                  3'b100:sel<=6'b111011;                  3'b101:sel<=6'b111101;                  3'b111:sel<=6'b111110;                  default:sel<=6'b111111;                endcase endalways@(posedge clk_1khz)    begin      case(sel)        6'b111110:begin dp<=1'b1;end        6'b111101:begin dp<=1'b1;end        6'b111011:begin dp<=1'b1;end        6'b110111:begin dp<=1'b0;end        6'b101111:begin dp<=1'b1;end        6'b011111:begin dp<=1'b1;end        default:begin dp<=1'b1;end      endcase    endalways@(posedge clk_1khz)    begin      case(sel)        3'b111:begin data<=MH_reg;end        3'b101:begin data<=ML_reg;end        3'b100:begin data<=SH_reg;end        3'b011:begin data<=SL_reg;end        3'b010:begin data<=MSH_reg;end        3'b001:begin data<=MSL_reg;end        3'b000:begin data<=4'd0;end        default:begin data<=4'd0;end      endcase    end endmodule........................................................................................................................................................................................补充内容 (2017-11-21 20:19):module shuzipaobiao_top (clk_in,rst,sw_onoff,sel,decout,dp);input clk_in,rst,sw_onoff;output wire[6:0]decout;//7位段选数码管output wire[5:0]sel;//位选output wire dp;paobiao_fenpin fp(.clk_in(clk_in),.rst(rst),.clk_1khz(clk_1khz));xiaodou xiao(.clk_1khz(clk_1khz),.rst(rst),.sw_onoff(sw_onoff),.reset(reset),.on_off(on_off));jishuqi jishu(.clk_1khz(clk_1khz),.reset(reset),.pause(pause),.MH(MH),.ML(ML),.SH(SH),.SL(SL),.MSH(MSH),.MSL(MSL));control_cnt cntrol(.clk_1khz(clk_1khz),.reset(reset),.on_off(on_off),.pause(pause));segscan scan_tb(.clk_1khz(clk_1khz),.reset(reset),.MH(MH),.ML(ML),.SH(SH),.SL(SL),.MSH(MSH),.MSL(MSL),.sel(sel),.dp(dp),.data(data));顶层模块:decode4_7 decode(.clk_1khz(clk_1khz),.reset(reset),.data(data),.decout(decout));endmodule奖励10积分

    郭佳琪发布了该问题

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  • 想将波形图表的波形保存,找了一下方法有属性节点的保存方法,可是不知道文件类型和target的那两个小件是怎么弄出来的,求教

    连胜发布了该问题

    像是CD4541

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